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专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

分析

注意题目要求输入信号为有符号数，另外输出信号可能是输入信号的和，所以需要拓展一位，防止溢出。 

`timescale 1ns/1ns
module data_select(input clk,input rst_n,input signed[7:0]a,input signed[7:0]b,input [1:0]select,output reg signed [8:0]c
);always @ (posedge clk or negedge rst_n) begin if (~rst_n) c <= 9'b0 ; else begin case(select) 2'b00 : c <= a ; 2'b01 : c <= b ; 2'b10 : c <= a + b ; 2'b11 : c <= a - b ; default : c <= 9'b0 ; endcase end end 
endmodule